Chiplet技术如何重构AI芯片性能、成本与生态？

随着生成式AI（如GPT-4、Claude 3）的爆发，AI芯片的**算力、存力（内存容量与带宽）、运力（数据传输效率）

先进制程（如5nm、3nm）**提升性能，但面临三大痛点：

1. 制程成本指数级增长
   ：5nm制程成本较7nm高50%，3nm制程成本再提升30%（Yole，2024）；
2. 良率下降
   ：3nm晶圆良率约50%，全尺寸SoC（如英伟达H100）的良率进一步降低至40%以下；
3. 内存带宽瓶颈
   ：AI大模型（如GPT-3）的训练需要算力与内存带宽匹配，但传统SoC的DDR接口无法满足高带宽需求（如A100的HBM2E带宽仅2039GB/s）。

Chiplet（小芯片）技术通过

，将不同功能的小芯片（如计算核心、内存、IO）通过**先进封装（如2.5D/3D CoWoS、InFO）**集成，成为解决AI芯片瓶颈的关键路径。其核心逻辑是：，实现性能提升与成本优化的平衡。

Chiplet技术的核心优势在于

，通过先进封装实现模块间的高速互连，突破传统SoC的性能边界。

传统SoC的计算核心数量受限于晶圆面积与良率（如5nm SoC的核心数量通常不超过64个），而Chiplet通过整合

，实现更大规模的并行计算。例如：

• AMD MI300X
  ：采用Chiplet设计，整合
  8个CCD（每个含8个Zen 4核心）和
  6个MCD（Memory Cache Die），FP32算力达到
  128 TFLOPS
  ，较上一代MI250X（64 TFLOPS）提升100%；
• 英伟达B100（2025年推出）
  ：将采用Chiplet设计，整合
  4个计算核心小芯片
  ，FP32算力预计达到
  256 TFLOPS
  ，较H100（66.9 TFLOPS）提升2.8倍。

AI大模型的训练需要

（如GPT-4的训练需要每TFLOPS算力对应至少50GB/s带宽），而Chiplet通过**2.5D封装（如CoWoS-S工艺）**将HBM（高带宽内存）与计算核心直接连接，大幅提升内存带宽。例如：

• 英伟达H100
  ：搭载80GB HBM3，通过CoWoS-S工艺与计算核心集成，内存带宽达到
  3.35 TB/s
  ，较A100（2039GB/s）提升1.5倍；
• AMD MI300X
  ：搭载192GB HBM3，通过2.5D封装与计算核心集成，内存带宽达到
  5.2 TB/s
  ，较H100提升55%，更好地满足了大模型训练的存力需求（如GPT-4的训练需要每TFLOPS算力对应60GB/s带宽）。

Chiplet之间的互连依赖于

混合键合（Hybrid Bonding），实现低延迟、高带宽的通信。例如：

• UCIe 2.0协议（2024年发布）
  ：支持
  16Gbps per lane
  的速率，较PCIe 5.0（32Gbps per lane，但延迟更高）实现更紧密的模块间通信（延迟降低30%）；
• 台积电CoWoS工艺
  ：通过硅中介层将计算核心与HBM连接，模块间延迟仅
  1ns
  （传统PCB连接延迟约10ns），大幅提升数据传输效率。

传统SoC采用

，面临与的双重压力。Chiplet通过，降低整体成本。

Chiplet将

（对性能敏感）采用先进制程（如5nm），（对性能不敏感）采用成熟制程（如14nm、28nm），减少先进制程的使用面积。例如，假设一个AI芯片需要1000mm²的晶圆面积：

• 传统SoC
  ：全部采用5nm制程，成本约
  18750美元
  （5nm晶圆价格1.5万美元，良率60%）；
• Chiplet
  ：计算核心（200mm²，5nm）+ 内存（600mm²，14nm）+ IO（200mm²，28nm），总成本约
  9375美元
  （14nm晶圆价格5000美元，良率80%；28nm晶圆价格3000美元，良率90%）。

根据Yole（2024）的报告，Chiplet设计较传统SoC

，主要得益于成熟制程的成本优势（如14nm制程成本仅为5nm的1/3）。

小芯片的晶圆面积更小（如AMD的CCD面积约200mm²），良率更高（如5nm小芯片良率约70%，而全尺寸SoC良率约40%）。例如：

• 英伟达H100
  ：全尺寸SoC面积约800mm²，良率约40%，每晶圆可生产
  约50颗
  （8英寸晶圆面积约5000mm²）；
• 英伟达B100（Chiplet）
  ：计算核心小芯片面积约400mm²，良率约70%，每晶圆可生产
  约87颗
  （计算核心）+ 内存小芯片（600mm²，14nm，良率80%，每晶圆可生产
  约8颗
  ），整体良率提升至
  60%
  ，减少了晶圆浪费。

Chiplet技术改变了AI芯片的供应链结构，降低了对

和的依赖，提升了供应链韧性。

传统SoC需要大量

（如台积电5nm），而Chiplet可以将部分模块（如内存、IO）转移至，减少对先进制程的需求。例如：

• 英伟达B100
  ：计算核心采用台积电3nm制程，内存采用三星14nm制程，IO采用英特尔28nm制程，灵活分配产能，缓解先进制程产能紧张的问题（2024年台积电3nm产能仅占总产能的5%）。

Chiplet技术让

可以参与AI芯片的研发与生产，例如：

• 内存厂商
  ：美光、三星生产符合UCIe标准的HBM Chiplet；
• IO厂商
  ：博通、美满电子生产高速IO Chiplet；
• 封测厂商
  ：台积电、长电科技提供先进封装服务（如CoWoS、InFO）。

这种分散的供应链结构降低了AI芯片厂商（如英伟达、AMD）对单一供应商的依赖，减少了

（如美国对中国的芯片限制）与（如台积电5nm产能紧张）的风险。

Chiplet生态的核心是

，UCIe（Universal Chiplet Interconnect Express）协议的推出，让不同厂商的Chiplet可以互相兼容，加速了生态的形成。

2023年，UCIe 1.0发布，支持

的速率，实现Chiplet间的基本通信；2024年，UCIe 2.0发布，提升至，支持与，满足AI芯片的高速互连需求。目前，等厂商均加入UCIe联盟，推动协议的普及。

UCIe协议让第三方厂商可以生产符合标准的Chiplet，例如：

• 美光
  ：推出
  UCIe-compatible HBM3 Chiplet
  ，支持与英伟达、AMD的AI芯片整合；
• 博通
  ：推出
  UCIe-compatible IO Chiplet
  ，支持高速网络连接（如100Gbps Ethernet）；
• 国内厂商
  ：长江存储、长电科技正在研发符合UCIe标准的Chiplet，加速国产化进程（如长江存储的HBM Chiplet预计2025年量产）。

第三方Chiplet的崛起降低了AI芯片的研发门槛，让

也能参与AI芯片的研发（如通过整合第三方计算核心、内存Chiplet，生产定制化AI芯片），推动AI芯片市场进入的新阶段。

Chiplet技术的普及将改变AI芯片市场的格局，

，，而将成为Chiplet生态的关键参与者。

2024年，英伟达占AI芯片市场的

（主要来自H100的销售），AMD占，英特尔占，其他厂商占（IDC，2024）。AMD通过，性能接近英伟达H100（FP32算力128 TFLOPS vs 66.9 TFLOPS），但成本更低（约8000美元 vs 15000美元），抢占了数据中心AI芯片的市场份额（2024年市场份额较2023年增长5个百分点）。

Chiplet需要大量的

（如2.5D/3D CoWoS、InFO），推动先进封装市场的增长。根据Yole（2024）的预测：

• 2025年，先进封装市场规模将达到
  786亿美元
  ，占全球封装市场的
  50%
  ；
• 2.5D/3D封装增速最快（2021-2027年CAGR达14.34%），主要由AI芯片的需求驱动（如英伟达H100的CoWoS封装需求占台积电CoWoS产能的60%）。

例如，台积电2025年第一季度

同比增长，占总营收的，主要来自英伟达、AMD的Chiplet订单。

Chiplet技术通过

、、，解决了传统SoC的问题，成为AI芯片的核心技术路径。未来，随着UCIe协议的普及、第三方Chiplet的崛起，AI芯片市场将进入的新阶段：

• 英伟达
  ：将面临AMD、英特尔的挑战，需通过Chiplet技术（如B100）维持领先；
• AMD、英特尔
  ：通过Chiplet技术抢占市场份额，成为AI芯片市场的重要玩家；
• 封测厂商
  ：台积电、长电科技将成为Chiplet生态的关键参与者，其先进封装产能将决定AI芯片的供应能力。

对于投资者而言，Chiplet技术带来的投资机会主要集中在

（如台积电、长电科技）、（如博通、美满电子）、（如美光、长江存储）。